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如何解决PCB设计软件的评估问题?

发布时间 :2018-01-30 14:29 阅读 : 来源 :技术文章责任编辑 :深圳宏力捷PCB设计部
本文阐述了近来PCB设计工程师们所面临的挑战,文中探讨了如何迎接这些挑战及潜在的解决方案;此外,文中同时以明导的PCB评估套装软件为例,描述了如何解决PCB设计软件的评估问题。
 
作为研发人员,主要的考量是如何将最新的先进技术整合在产品中。这些先进技术既可以展现在卓越的产品功能上,也必须能展现在降低产品成本上,困难在于如何将这些技术有效地应用在产品中。有许多因素需要考虑,产品上市的时间是最为重要的因素之一,且围绕产品上市时间,有许多决定是在不断更新的。
 
在这个前提下,必须考虑的因素很广泛,从产品功能、设计实现、产品测试以及电磁干扰(EMI)是否符合要求均包含在内。减少设计反覆是可能的,但这必须仰赖前期工作的完成情况。大多数时候,越是到产品设计后期越容易发现问题,更为痛苦的是要针对发现的问题进行更改。
 
然而,尽管许多人都清楚这个经验法则,但实际情况却是另外一种场景,即许多公司都很清楚,拥有一个高整合度的设计软件非常重要,但这个想法却往往受限于高昂的价格。本文将阐述PCB设计所面临的挑战,以及作为一名PCB设计者在评估一款PCB设计工具时该考虑哪些因素。
 
以下是PCB设计者必须考量并影响其决定的几点因素:
 
1. 产品功能
a.覆盖基本要求的基本功能,包括:原理图与PCB布局之间的互动;自动扇出布线、推拉等布线功能,以及基于设计规则约束的布线能力;精确的DRC校验器。
 
b.当公司从事一个更为复杂的设计时升级产品功能的能力,如:高密度互连(HDI)介面;灵活设计;嵌入被动元件;射频(RF)设计;自动脚本产生;拓朴布局布线;可制造性(DFM)、可测试性(DFT)及可生产性(DFF)等。
 
c.附加产品能执行类比模拟、数位模拟、类比数位混合讯号模拟、高速讯号模拟以及RF模拟。
 
d.具备一个易于制作和管理的中央元件库。
 
2. 优秀的伙伴
一个技术上位于业界领导层中并较其他厂商倾注了更多心血的良好伙伴,可助你在最短的时间内设计出具有最大功效和具有领先技术的产品。
 
3. 投资报酬率
价格应该是上述因素中最为次要的考虑因素,必须更加关注投资报酬率。
 
图1:从前端到后端的一个典型整合系统设计流。
图1:从前端到后端的一个典型整合系统设计流。
 
图2:平行汇流排和串并转换设计所遇到的典型设计问题。
图2:平行汇流排和串并转换设计所遇到的典型设计问题。
 
PCB评估需考虑许多因素。设计者要寻找的开发工具类型取决于他们所从事的设计工作复杂性。由于系统正趋于越来越复杂,实体走线和电气元件布放的控制发展愈来愈广泛,以至于必须为设计过程中的关键路径设定约束条件。但是,过多的设计约束却束缚了设计灵活性。设计者们务必良好瞭解其设计及规则,如此才能清楚要在何时使用这些规则。
 
图1显示了一个由前端到后端的标淮合成系统设计。它始于设计定义(原理图输入),该设计定义与约束编辑紧密集合在一起。在约束编辑中,设计者既可定义实体约束又可定义电气约束。电气约束将为网路验证驱动模拟器进行布局前和布局后分析。仔细看看设计定义,它还与FPGA/PCB整合相链接。FPGA/PCB整合的目的是为了提供双向整合、数据管理和在FPGA与PCB之间执行协同设计能力。
 
在布局阶段输入了与设计定义期间相同的用于实体实现的约束规则。这就减少了从文件到布局过程中出错的概率。接脚交换、逻辑闸交换、甚至输入输出介面组(IO_Bank)交换均需返回到设计定义阶段进行更新,因此各个环节的设计是同步的。
 
评估期间,设计者必须问自己:对他们而言,什么标淮是至关重要的?
让我们看看一些迫使设计者重新审视其现有开发工具功能并开始订购一些新功能的趋势:
 
1.HDI
半导体复杂性和逻辑闸总量的增加已要求积体电路具有更多的接脚及更精细的接脚间距。在一个接脚间距为1mm的BGA元件上设计2,000个以上的接脚在目前已是很平常的事情,更不要说在接脚间距为0.65mm的元件上布放296个接脚了。越来越快的上升时间和讯号完整性(SI),正在要求更多的电源和接地接脚,故需要占用多层板中更多的层,并驱动了对微过孔高密度互连(HDI)技术的需求。
 
HDI是为了响应上述需求而开发的互连技术。微过孔与超薄电介质、更细的走线和更小的线间距是HDI技术的主要特徵。
 
2.RF设计
针对RF设计,RF电路应该直接设计成系统原理图和系统板布局,而不用于进行后续转换的分离环境。RF模拟环境装的所有模拟、调谐和最佳化能力仍然是必须的,但模拟环境较‘实际’的设计却能接受更为原始的数据。因此,数据模型间的差异,以及由此引起的设计转换问题将会销声匿迹。首先,设计者可在系统设计与RF模拟之间直接互动;其次,如果设计师进行一个大规模或相当复杂的RF设计,他们可能想将电路模拟任务分配到平行执行的多个运算平台,或者他们想将一个由多个模组组成的设计中每一个电路发送到各自的模拟器中,以缩短模拟时间。
 
3.先进的封装
现代产品日渐增加的功能复杂性要求被动元件的数量也相应增加,主要体现在低功耗、高频应用中的去藕电容器和终端匹配电阻数量的增加。虽然被动表贴元件的封装在历经数年后已缩小得相当可观了,但在试图获得最大极限密度时其结果仍然是相同的。印刷零组件技术使得从多晶片组件(MCM)和混合组件转变到今天直接可以作为嵌入式被动元件的SiP和PCB。在转变的过程中採用了最新的装配技术。例如,在一个层状结构中包含了一个阻抗材料层,以及直接在微球栅阵列(uBGA)封装下面採用了串联终端电阻,这些都大幅提高了电路的性能。现在,嵌入式被动元件可获得高精密度的设计,因而省去了雷射清洁焊缝的额外加工步骤。无线组件中也正朝著直接在基板内提高整合度的方向发展。
 
4.刚性柔性PCB
为了设计一个刚性柔性PCB,必须考虑影响装配过程的所有因素。设计者不能像设计一个刚性PCB那样来简单地设计一个刚性柔性PCB。他们必须管理设计弯曲区域,以确保设计要点将不会由于弯曲面的应力作用而使得导体断裂和剥离。仍有许多机械因素需要考虑,如最小弯曲半径、电介质厚度和类型、金属片重量、铜电镀、整体电路厚度、层数和弯曲部份数量。
 
理解刚性柔性设计并决定你的产品是否允许你制作一个刚性柔性设计。
 
5.讯号完整性规划
最近几年,针对Serdes转换,或串列互连、平行汇流排结构和差分对结构相关的新技术一直不断进步。
 
图2显示了针对一个平行汇流排和Serdes转换设计所遇到的典型设计问题。平行汇流排设计侷限在系统时序的变化,如时脉歪斜和传播延迟。由于整个汇流排宽度上的时脉歪斜,针对时序约束的设计依然是困难的。增加时脉速率只会让问题变得更糟糕。
 
另一方面,差分对结构在硬体层面採用了一个可交换的点对点连接来实现串列通讯。通常,它透过一个单向串列‘通道’来转移数据,这个单向串列通道可迭加成1-、2-、4-、8-、16-和32-宽度的配置。每个通道携带一个位元组的数据,汇流排可处理从8位元组到256位元组的数据宽度,并透过使用某些形式的错误检测技巧来保持数据完整性。然而,更高的数据率导致了其他设计问题。高频下的时脉恢复成为系统的重担,因为时脉要快速锁定输入数据串流,以及为了提高电路的抗抖性能,还要减少所有週期到週期间的抖动。电源噪音也为设计师带来了额外问题。该类型的噪音增加了产生严重抖动的可能,这将使得视图的开眼变得更加困难。另外的挑战是减少共模噪音,解决来自于IC封装、PCB板、电缆和连接器的损耗效应所导致的问题。
 
6.设计套件的实用性
USB、DDR/DDR2、PCI-X、PCI-Express和RocketIO等设计套件将毋庸置疑地对设计师进军新技术领域产生很大的帮助。设计套件提供了技术的概况、详细说明以及设计者将要面临的困难,并提供模拟及如何制作布线约束等资讯。它与程式共同提供说明文件,为设计者提供了一个掌握先进新技术的先机。
 
看来,要获得一个能处理布局的PCB工具是容易的;但获得一个不仅能满足布局而且能解决迫切需求的工具才是至关重要的。


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